摘要：为了提升CT探测器的时钟同步性能，提出一种基于时间数字转换器（TDC）反馈机制的时钟同步方法，并设计了完整的同步系统原型架构。该方法首次将基于进位链的TDC延时测量技术引入CT探测器时钟同步场景，设计了高分辨率的延时测量模块，结合多级比较器与高精度延迟单元完成时序调度逻辑，基于有限状态机实现同步控制流程，构建了闭环反馈的同步机制。。仿真实验表明，在512通道、最大传输距离1.28 m的复杂场景下，系统同步精度可稳定控制在10 ps以内，较传统方案提升两个数量级，在加入干扰抖动的工况条件下，也可以进行动态的补偿，将系统同步精度可稳定控制在10 ps以内。
文章目录
0引言
1 同步系统架构与原理
2 基于FPGA的同步系统设计
2.1 同步系统逻辑电路设计
2.1.1 延时测量模块
2.1.2 时序调度模块
2.2同步系统状态机设计
3 仿真结果与分析
4 结束语
